Ingeniería Eléctrica
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Examinando Ingeniería Eléctrica por Materia "ALGORITMOS - DISEÑO"
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Ítem Diseño de un algoritmo de control para recursos de energía distribuidos con el propósito de brindar soporte a la tensión de la red de transmisión(2021) Escobar Prado, Francisco Jesús; García Sáenz, Jorge Andrés; Víquez Soto, Juan Manuel; Valverde Mora, Gustavo A.Este documento presenta la propuesta del diseño de un algoritmo de control para recursos de energía distribuidos (DERs) cuyo propósito es brindar soporte a la tensión de la red de transmisión. Los DERs considerados para este proyecto son: aires acondicionados con inversor, calentadores de agua eléctricos, sistemas fotovoltaicos y baterías. Para cada DER se propone un modelo especialmente diseñado para el análisis en sistemas de potencia. Además, cada unidad cuenta con un controlador individual que recibe solicitudes de soporte y con base en estas, modifica en caso de ser posible, su potencia activa y/o reactiva de salida. Como parte de este trabajo, se diseña también una herramienta que es capaz de generar modelos de prueba de sistemas de potencia a partir de redes ya existentes, al mismo tiempo que permite incluir los modelos de los DERs previamente propuestos. Con esta herramienta se genera un sistema de prueba con los niveles de alta, media y baja tensión, el cual es usado para evaluar el algoritmo de control desarrollado y el funcionamiento de los modelos de DERs propuestos. Para la detección de inestabilidad de tensión en el sistema de potencia, se utiliza el indicador NLI (New LIVES Indicator). Este indicador se basa en mediciones de potencia activa y conductancia en puntos críticos del sistema y puede ser usado para alertar con cierta anticipación, posibles colapsos del sistema. El algoritmo de control propuesto para el coordinador central, está basado en un árbol de decisiones, el cual evalúa el valor del NLI así como el de las corrientes de campo de los generadores de gran escala conectados a transmisión, y con base en ellos, determina el nivel de emergencia en el sistema. Entre mayor sea la emergencia detectada mayor soporte será solicitado a los recursos distribuidos. Una gran particularidad de este controlador central es que no cuenta con conocimiento alguno de la cantidad de soporte disponible a nivel...Ítem Diseño e implementación de un algoritmo de gestión de memoria para disminuir las Escrituras en una Memoria de Tecnología STT-RAM(2020) Badilla Alvarado, Rafael Esteban; Solano Abarca, Carlos Eduardo; Valverde Gardela, Heberth Gerard; Rodríguez Rodríguez, Roberto AlonsoEn los últimos años se han buscado alternativas a las tecnologías actuales de memoria caché. Una de estas es la tecnología STT-RAM que se destaca por su gran escalabilidad, menor costo de producción, no volatilidad y bajo consumo de energía de fuga. Sin embargo, la escritura requiere de una corriente lo suficientemente grande para cambiar la polarización de espín de cada celda, por lo tanto, se requiere más potencia que la lectura. En este sentido, se propone reemplazar el tercer nivel compartido de caché (L3) con tecnología SRAM tradicional por una memoria STT-RAM. Por lo tanto, se requiere un mecanismo que disminuya la cantidad de escrituras a esta memoria para que sea viable comercialmente. Existen varias investigaciones para reducir la cantidad de escrituras en este tipo de memorias, por ejemplo, mediante la implementación de un algoritmo de terminación temprana de escritura, o utilizando políticas de gestión de escritura. En la presente investigación, se proponen dos tipos de algoritmos de detección de reuso por medio de una caché FIFO. El primer algoritmo da seguimiento a todos los bloques victimizados de L2 que serían escritos en L3, mientras que en el segundo algoritmo solo se detecta la reutilización de los bloques limpios y victimizados en L2. Un bloque tiene reuso si es utilizado más de una vez por el procesador o bien si los datos provienen de L3. Solo los bloques que se encuentren en la memoria FIFO tendrán reuso y se escribirán en L3 dando como resultado una menor escritura de bloques en este nivel de jerarquía. La implementación se realiza sobre el simulador de arquitectura gem5 y se efectuaron pruebas simuladas con el benchmark SPEC CPU 2006. Se realizan simulaciones para cada prueba del benchmark con un solo núcleo y se ejecutan mezclas de estas con ocho núcleos para ejercitar más la arquitectura implementada. De las simulaciones se extrajeron métricas...